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本系列文章我們介紹下Xilinx公司的ZYNQ SOC軟件開發(fā) ，軟件設(shè)計(jì)采用的硬件平臺(tái)為Xilinx XC7Z035-2FFG676 。通過該系列文章我們學(xué)習(xí)ZYNQ SOC軟件開發(fā)的基本流程、MIO使用、EMIO使用以及中斷資源的使用等相關(guān)入門類知識(shí) ，同時(shí)掌握Xilinx Vivado軟件調(diào)試相關(guān)的方法等。作為本系列開篇文章，本文學(xué)習(xí)以下內(nèi)容：
ZYNQ-7000 SOC軟件開發(fā)流程實(shí)現(xiàn)ZYNQ SOC Hello word實(shí)驗(yàn)例程（熟悉開發(fā)流程）1.ZYNQ-7000 SOC軟件開發(fā)流程ZYNQ-7000 SOC是Xilinx公司推出的FPGA+ARM架構(gòu)的單芯片片上系統(tǒng)（SOC），它在性價(jià)比、性能、成本及可升級(jí)性等眾多方面相對(duì)于單純的FPGA邏輯或者ARM處理器具有很大優(yōu)勢。目前，市面上ZYNQ SOC的應(yīng)用也是非常的廣泛，如自動(dòng)駕駛、視聽娛樂、機(jī)器視覺、蜂窩網(wǎng)通信等等。
ZYNQ SOC的開發(fā)流程與以往的純FPGA邏輯開發(fā)有所不同，這一點(diǎn)我們在后續(xù)文章專門進(jìn)行相關(guān)的介紹。圖1給出了進(jìn)行ZYNQ SOC開發(fā)的流程框圖。
圖1、ZYNQ SOC開發(fā)的流程框圖
從圖1中我們可以看到：
1.項(xiàng)目任務(wù)需求實(shí)現(xiàn)功能劃分
我們在進(jìn)行ZYNQ SOC項(xiàng)目開發(fā)時(shí) ，一般先對(duì)項(xiàng)目需求展開分析，將設(shè)計(jì)任務(wù)合理劃分為硬件設(shè)計(jì)（Vivado：FPGA邏輯設(shè)計(jì)）和軟件設(shè)計(jì)（SDK：ARM嵌入式軟件設(shè)計(jì)）。一般來說FPGA邏輯執(zhí)行速度快，延遲小，實(shí)現(xiàn)固定算法、高速接口處理等，軟件則實(shí)現(xiàn)執(zhí)行速度慢，復(fù)雜控制部分功能。
2.硬件平臺(tái)設(shè)計(jì)
利用Vivado開發(fā)環(huán)境搭建SDK硬件配置環(huán)境是ZYNQ SOC設(shè)計(jì)的第一步。我們在IP Integrator集成環(huán)境內(nèi)實(shí)現(xiàn)PS配置，如DDR3、時(shí)鐘、MIO、PL和PS時(shí)鐘、中斷等；完成各個(gè)IP模塊信號(hào)連接；驗(yàn)證各個(gè)IP連接正確性；生成整個(gè)硬件平臺(tái)的頂層HDL文件。
然后，對(duì)工程添加管腳約束（不使用FPGA外設(shè)管腳，可不添加），經(jīng)過綜合、實(shí)現(xiàn) ，生成硬件bit流文件。最后將硬件配置信息導(dǎo)入到SDK完成硬件平臺(tái)搭建。
3.SDK軟件設(shè)計(jì)
硬件配置信息導(dǎo)入到SDK后，我們就可以創(chuàng)建板級(jí)支持包（.bsp），建立應(yīng)用工程，進(jìn)行軟件開發(fā)與調(diào)試，最終生成.elf文件。
4.配置文件下載
生成.elf文件后，我們可以將比特流文件和該文件一起產(chǎn)生可執(zhí)行文件，并下載到配置存儲(chǔ)器中，完成配置文件存儲(chǔ) 。待電路板上時(shí) ，按照對(duì)應(yīng)的啟動(dòng)模式加載配置文件，實(shí)現(xiàn)硬件和軟件啟動(dòng) 。
2.Hello word實(shí)驗(yàn)例程2.1實(shí)驗(yàn)系統(tǒng)框圖本實(shí)驗(yàn)通過使用SDK自帶的測試?yán)虒?shí)現(xiàn)Hello Word語句輸出，系統(tǒng)框圖如2所示。
圖2、實(shí)驗(yàn)系統(tǒng)框圖
2.2硬件平臺(tái)設(shè)計(jì)我們利用Xilinx Vivado集成開發(fā)環(huán)境搭建硬件平臺(tái) 。
1.建立Vivado工程
step2.輸入工程名稱及工程路徑，點(diǎn)擊NEXT 。
Step3：建立空工程，點(diǎn)擊NEXT 。
Step4：選擇芯片型號(hào) 。
Step5：點(diǎn)擊Finish ，完成工程建立。
Step6：點(diǎn)擊IP INTEGRATOR ，然后點(diǎn)擊Create Block Design ，創(chuàng)建系統(tǒng)框圖。
Step7：點(diǎn)擊圖中“+” ，添加IP
Step8：在Serach里搜索ZYNQ ，然后雙擊過濾顯示的ZYNQ7 Processing System 。
Step9：點(diǎn)擊Run Block Automation ，自動(dòng)添加ARM外設(shè)I/O
Step10：點(diǎn)擊OK
Step11：將鼠標(biāo)放置在FCLK_CLK0 ，彈出鉛筆符號(hào)時(shí) ，按住左鍵拖到M_AXI_GP0_ACLK管腳，完成PS時(shí)鐘到PL時(shí)鐘連接（不用FPGA邏輯資源，可以不用連接）。

以上關(guān)于本文的內(nèi)容，僅作參考！溫馨提示：如遇健康、疾病相關(guān)的問題，請(qǐng)您及時(shí)就醫(yī)或請(qǐng)專業(yè)人士給予相關(guān)指導(dǎo)!

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