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在硬件電路中，大家可能會(huì)用到邏輯門(mén)這樣的數(shù)字器件，然而對(duì)于這樣的數(shù)字器件，內(nèi)部工藝結(jié)構(gòu)來(lái)份的話(huà)主要有2個(gè)大的分支：一個(gè)是晶體管構(gòu)成的，另一個(gè)是場(chǎng)效應(yīng)管構(gòu)成的。很多工程師也聽(tīng)說(shuō)過(guò)TTL電平和CMOS電平，其實(shí)就是指的由這兩種工藝構(gòu)成的邏輯門(mén)電路，可以對(duì)比大家常用開(kāi)關(guān)管當(dāng)中的三極管和MOS管，就容易區(qū)分了。
那么，今天就來(lái)先介紹一下TTL門(mén)電路。其實(shí)，TTL門(mén)電路也分很多種，比如說(shuō)非門(mén)、與非門(mén)、或非門(mén)、與或非門(mén)以及OC輸出的與非門(mén) 。雖然種類(lèi)多，但是基本的工作原理都是類(lèi)似的。所以，接下來(lái)就介紹一個(gè)經(jīng)典的TTL與非門(mén)電路，理解了它的基本工作原理，其他的自然也就知道了。
我們以74LS00這款集成芯片邏輯門(mén)為例，它內(nèi)部就是由晶體管構(gòu)成的。它的原理圖符號(hào)如下圖所示：

TTL與非門(mén)的邏輯功能是什么? TTL與非門(mén)的邏輯功能是什么

文章插圖

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它的內(nèi)部結(jié)構(gòu)是什么樣子的呢？如下圖所示：

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（圖1）
我們先來(lái)認(rèn)識(shí)這3個(gè)級(jí)：輸入級(jí)、中間級(jí)、輸出級(jí) 。

（圖2）
輸入級(jí)：T1是多發(fā)射極晶體管，可以把它看成二極管構(gòu)成的，如圖2所示。所以根據(jù)圖中就能看出來(lái)，輸入級(jí)就是一個(gè)與門(mén)電路：Y’ = A·B 。只有當(dāng)A、B都為 1 時(shí)，Y’ 才會(huì)輸出 1，其余Y’都為 0 。
中間級(jí)：由三極管T2和電阻R2、R3組成。在電路的開(kāi)通過(guò)程中利用T2的放大作用，為輸出管T3提供較大的基極電流，加速了輸出管的導(dǎo)通。所以，中間級(jí)的作用是提高輸出管的開(kāi)通速度，改善電路的性能。
（圖3）
輸出級(jí)：由三極管T3、T4、二極管D4和電阻R4組成。如圖3所示，圖3（a）是三極管非門(mén)電路，圖3（b）是TTL與非門(mén)電路中的輸出級(jí) 。從圖中可以看出，輸出級(jí)由三極管T3實(shí)現(xiàn)邏輯非的運(yùn)算。但在輸出級(jí)電路中用三極管T4、二極管D4和R4組成的有源負(fù)載替代了三極管非門(mén)電路中的R4，目的是使輸出級(jí)具有較強(qiáng)的負(fù)載能力。其中D4可以起到三極管be反向擊穿的保護(hù)作用。
在理解了每一級(jí)工作原理后，下面結(jié)合整個(gè)內(nèi)部電路一起分析它的工作邏輯。在下面的分析中假設(shè)輸入高、低電平分別為3.6V和0.3V，PN結(jié)導(dǎo)通壓降為0.7V 。

1）A、B輸入全為高電平≥2.0V（邏輯1）

如果不考慮T2的存在，則應(yīng)有Vb1=VA 0.7≥2.7V 。顯然，在存在T2和T3的情況下，T2和T3的發(fā)射結(jié)必然同時(shí)導(dǎo)通。而一旦T2和T3導(dǎo)通之后，Vb1便被鉗在了2.1V（Vb1=0.7×3=2.1V），所以T1的發(fā)射結(jié)反偏，而集電結(jié)正偏，稱(chēng)為倒置放大工作狀態(tài) 。由于電源通過(guò)R1和T1的集電結(jié)向T2提供足夠的基極電位，使T2飽和，T2的發(fā)射極電流在R3上產(chǎn)生的壓降又為T(mén)3提供足夠的基極電位，使T3也飽和，所以輸出端的電位為VY = Vce_sat ≈0.3V（＜0.4V）， Vce_sat為T(mén)3飽和壓降。

可見(jiàn)實(shí)現(xiàn)了與非門(mén)的邏輯功能之一：輸入全為高電平時(shí)，輸出為低電平。

2）A、B任意一個(gè)輸入低電平≤0.8V（邏輯0）

當(dāng)輸入端中有一個(gè)或幾個(gè)為低電平（邏輯0）時(shí)，T1的基極與發(fā)射級(jí)之間處于正向偏置，該發(fā)射結(jié)導(dǎo)通，T1的基極電位被鉗位到Vb1=VB 0.7≤1.5V 。
1、當(dāng)Vb1≤1.4時(shí)，T2和T3都截止。由于T2截止，由工作電源VCC流過(guò)R2的電流僅為T(mén)4的基極電流，這個(gè)電流較小，在R2上產(chǎn)生的壓降就小，可以忽略，所以Vb4≈VCC = 5V，使T4和D4導(dǎo)通，則有：VY=Vce=VCC-Vbe4-Ud=5-0.7-0.7=3.6V 。
2、當(dāng)1.4V＜Vb1≤1.5V時(shí)，T2放大導(dǎo)通狀態(tài)而T3依舊截止，所以在R2兩端會(huì)產(chǎn)生壓降，此時(shí)，Vb4 = VCC - V2，假設(shè)V2 ≤ 1.2V，那么VY=Vce=VCC-V2 - Vbe4-Ud=5-1.2-0.7-0.7≥2.4V 。而實(shí)際上，邏輯門(mén)輸出電平≥2.4V就認(rèn)為是高電平。

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