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今年是微芯片年，雖然普遍的討論圍繞著短缺展開，但芯片制造技術(shù)的進(jìn)步有望徹底改變我們的小工具。
世界上最大的芯片制造商承諾在未來十年內(nèi)實(shí)現(xiàn)顯著的性能和效率提升，他們將其歸因于相同的方法：晶體管堆疊。
IBM 和三星在舊金山的 IEDM 會議上透露了一種垂直堆疊晶體管的新技術(shù)，兩家公司聲稱這種方法將提高性能或提高效率。另外，英特爾在同一次會議上描述了一種以 3D 方向堆疊晶體管以適應(yīng)給定空間的方法。

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英特爾經(jīng)常提到它希望延續(xù)摩爾定律所確立的趨勢，戈登摩爾在 1965 年的一項(xiàng)觀察表明，集成電路中的晶體管數(shù)量大約每兩年翻一番。幾十年來，半導(dǎo)體行業(yè)一直在此前提下運(yùn)作，每隔一年就推動縮小芯片尺寸。然而，這樣做的復(fù)雜性迫使像英特爾這樣的公司推遲轉(zhuǎn)向更先進(jìn)的微架構(gòu) 。就英特爾而言，這意味著落后于競爭對手并失去包括蘋果在內(nèi)的知名客戶。隨著縮小芯片的難度越來越大，芯片制造商正在尋找新方法來升級現(xiàn)代計(jì)算的核心組件。
今天的芯片平放在硅表面上，電流從金屬層水平流向源極。使用三星/IBM 和英特爾描述的技術(shù)，晶體管將一個(gè)在另一個(gè)之上，電流垂直流動。根據(jù)英特爾的說法，將 NMOS 和 PMOS 晶體管堆疊在一起而不是并排放置可以使給定區(qū)域內(nèi)的晶體管數(shù)量增加 30% 到 50% 。更多的晶體管意味著執(zhí)行更復(fù)雜的指令。
英特爾組件研究部總監(jiān)兼高級首席工程師 Paul Fischer在接受路透社采訪時(shí)表示：“通過將設(shè)備直接堆疊在一起，我們顯然節(jié)省了面積。”“我們正在減少互連長度并真正節(jié)省能源，使其不僅更具成本效益，而且性能更好 ?！?br /> 另一方面，三星和 IBM 將他們的技術(shù)稱為 VTFET(垂直傳輸場效應(yīng)晶體管)，并聲稱與 FinFET 設(shè)計(jì)相比，它能夠提供 2 倍的性能或 85% 的能效改進(jìn) 。兩家公司表示，堆疊使他們能夠克服性能限制或以更少的能源浪費(fèi)完成流程。
關(guān)鍵在于：據(jù)Engadget 報(bào)道，IBM 和三星聲稱，這可能有一天會導(dǎo)致智能充電后可以使用一周。像加密采礦這樣的特定能源消耗任務(wù)可以顯著提高效率，這一成就將減少大量碳足跡。
我們?nèi)蕴幱谶@項(xiàng)技術(shù)的早期階段，需要解決幾個(gè)潛在的障礙——熱管理就是其中之一——要使其成為可行的解決方案。第一批具有垂直堆疊晶體管的芯片何時(shí)到貨尚無時(shí)間表，但不要指望它會很快到來。2011 年，英特爾從平面 MOSFET 平面設(shè)計(jì)轉(zhuǎn)向 FinFET，這是一種可實(shí)現(xiàn)更高能效的 3D 結(jié)構(gòu) 。
今年早些時(shí)候，英特爾表示將在 2024 年采用其英特爾 20A 芯片轉(zhuǎn)向一種名為 RibbonFET 的新晶體管設(shè)計(jì) 。這種即將推出的結(jié)構(gòu)使用被柵極包圍的帶狀通道，以在更小的占地面積內(nèi)實(shí)現(xiàn)更快的性能。垂直堆疊將是下一步的潛在舉措——可以開啟高性能或低能耗計(jì)算的新時(shí)代。

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